隨著集成電路技術(shù)的不斷進(jìn)步，摩爾定律正面臨前所wei有的挑戰(zhàn)。人們逐漸認(rèn)識(shí)到，在單一芯片上集成更高密度的電路變得越來(lái)越困難。因此，三維集成技術(shù)被認(rèn)為是超越摩爾定律、實(shí)現(xiàn)器件小型化、高密度、多功能化的shou選方案]。在這一背景下，疊層封裝技術(shù)因其高成熟度，在jun用及航天領(lǐng)域得到了廣泛的應(yīng)用。

jun用及航天等領(lǐng)域的產(chǎn)品在應(yīng)用過(guò)程中需經(jīng)歷多種特殊的力學(xué)環(huán)境，對(duì)所采用的關(guān)鍵器件的力學(xué)可靠性要求較高。在國(guó)jun標(biāo)和美軍標(biāo)的微電子器件試驗(yàn)方法和程序（GJB548B—2005、MIL-STD-883K）中，對(duì)此類(lèi)高可靠氣密性封裝器件均要求進(jìn)行相關(guān)力學(xué)試驗(yàn)，如粘接強(qiáng)度試驗(yàn)和剪切強(qiáng)度試驗(yàn)。然而，在實(shí)際科研生產(chǎn)中，對(duì)這兩類(lèi)試驗(yàn)的選用存在不清晰的現(xiàn)象，這對(duì)微電子器件的可靠性考核帶來(lái)了一定的困擾。

為了解決這一問(wèn)題，本文科準(zhǔn)測(cè)控小編對(duì)國(guó)內(nèi)外相關(guān)試驗(yàn)標(biāo)zhun進(jìn)行了對(duì)比分析，并總結(jié)了兩種試驗(yàn)的方法及試驗(yàn)載荷曲線的相關(guān)性規(guī)律。研究結(jié)果表明，芯片粘接強(qiáng)度試驗(yàn)與芯片剪切強(qiáng)度試驗(yàn)的載荷比值隨著芯片粘接區(qū)域面積的增大，呈現(xiàn)先增大、后減小、再增大的趨勢(shì)，最小比值為1.07，最大比值達(dá)到5.93[12]。通過(guò)對(duì)比試驗(yàn)及有限元仿真方法，對(duì)大、小兩款疊層芯片分別進(jìn)行粘接強(qiáng)度試驗(yàn)、剪切強(qiáng)度試驗(yàn)及有限元仿真，研究其試驗(yàn)過(guò)程中的最大應(yīng)力狀態(tài)。最終得出結(jié)論：對(duì)于小面積芯片，建議使用剪切強(qiáng)度試驗(yàn)進(jìn)行考核；對(duì)于大面積芯片，建議使用粘接強(qiáng)度試驗(yàn)進(jìn)行考核。

是什么疊層芯片？

疊層芯片是一種三維集成電路封裝技術(shù)，它通過(guò)在垂直方向上堆疊多個(gè)芯片層，并使用微凸點(diǎn)（微連接）或硅通孔（TSV）等技術(shù)實(shí)現(xiàn)各層之間的電氣互連，從而實(shí)現(xiàn)更高的集成度、更小的尺寸和更強(qiáng)的性能。這種技術(shù)能夠顯著提高數(shù)據(jù)處理速度和能效，同時(shí)減少電子設(shè)備的體積和重量，廣泛應(yīng)用于高性能計(jì)算、移動(dòng)通信和航天等領(lǐng)域。

一、檢測(cè)原理

是指在進(jìn)行疊層芯片粘接強(qiáng)度與剪切強(qiáng)度試驗(yàn)時(shí)，通過(guò)施加特定的力值并觀察芯片與底座或附著材料之間的脫離情況，以此來(lái)評(píng)估芯片粘接的牢固程度和材料工藝步驟的完整性。

二、檢測(cè)相關(guān)標(biāo)zhun

國(guó)內(nèi)外有許多標(biāo)zhun對(duì)微電子器件的剪切強(qiáng)度和粘接強(qiáng)度進(jìn)行規(guī)定，如國(guó)jun標(biāo)GJB548B—2005、GJB128A—1998、國(guó)標(biāo)GB/T4937.19—2018及美軍標(biāo)MIL-STD-883K、MIL-STD-750E等。這些標(biāo)zhun對(duì)芯片粘接強(qiáng)度試驗(yàn)與芯片剪切強(qiáng)度試驗(yàn)分別都有詳細(xì)的規(guī)定

在jun用標(biāo)zhunGJB548B—2005中，關(guān)于芯片粘接強(qiáng)度和剪切強(qiáng)度的測(cè)試有著明確的指導(dǎo)。該標(biāo)zhun詳細(xì)規(guī)定了對(duì)微電子器件進(jìn)行力學(xué)試驗(yàn)的方法和程序。具體來(lái)說(shuō)：

a、芯片粘接強(qiáng)度試驗(yàn)：這一試驗(yàn)主要關(guān)注的是器件在Y1軸方向上受到力時(shí)的粘附強(qiáng)度。這意味著測(cè)試旨在模擬器件在垂直方向上受到的力，以評(píng)估其粘接的牢固程度。

b、芯片剪切強(qiáng)度試驗(yàn)：與粘接強(qiáng)度試驗(yàn)不同，剪切強(qiáng)度試驗(yàn)主要關(guān)注的是器件在X1或者Z1軸方向（通常是長(zhǎng)邊方向）受到力時(shí)材料的工藝步驟的完整性，即粘附強(qiáng)度。這一試驗(yàn)旨在模擬器件在水平方向上受到的剪切力，以檢驗(yàn)其結(jié)構(gòu)的穩(wěn)定性。

GJB548B—2005標(biāo)zhun中對(duì)于施力方向的取向有具體的圖示說(shuō)明，如下圖所示，這有助于確保試驗(yàn)的準(zhǔn)確性和一致性。

三、常用檢測(cè)設(shè)備

1、Beta S100 推拉力測(cè)試機(jī)

1）設(shè)備概述

a、推拉力測(cè)試機(jī)是一種專(zhuān)為微電子領(lǐng)域設(shè)計(jì)的動(dòng)態(tài)測(cè)試設(shè)備，用于評(píng)估引線鍵合后的焊接強(qiáng)度、焊點(diǎn)與基板的粘接強(qiáng)度以及進(jìn)行失效分析。該儀器能夠執(zhí)行多種測(cè)試，如晶片推力測(cè)試、金球推力測(cè)試和金線拉力測(cè)試，配備有高速力值采集系統(tǒng)，以確保測(cè)試的精確性。

b、用戶可以根據(jù)具體的測(cè)試需求更換相應(yīng)的測(cè)試模塊，系統(tǒng)將自動(dòng)識(shí)別并調(diào)整到合適的量程。這種靈活性使得設(shè)備能夠適應(yīng)不同產(chǎn)品的測(cè)試需求。每個(gè)測(cè)試工位都設(shè)有獨(dú)立安全高度和速度限制，以防止因誤操作而損壞測(cè)試探頭。該系統(tǒng)以快速、精確和廣泛的適用性為特點(diǎn)。

c、該推拉力測(cè)試機(jī)廣泛應(yīng)用于半導(dǎo)體集成電路封裝測(cè)試、LED封裝測(cè)試、光電器件封裝測(cè)試、PCBA電子組裝測(cè)試，以及汽車(chē)電子、航空航天等領(lǐng)域。同時(shí)，它也適用于電子分析和研究單位進(jìn)行失效分析，以及教育機(jī)構(gòu)的教學(xué)和研究活動(dòng)。

2）設(shè)備特點(diǎn)

四、檢測(cè)方法

1. 測(cè)試前準(zhǔn)備

設(shè)備檢查：確保推拉力測(cè)試機(jī)及其配件齊全且處于良好的工作狀態(tài)。

設(shè)備校準(zhǔn)：確認(rèn)測(cè)試機(jī)、推刀和夾具等設(shè)備均已校準(zhǔn)。

2. 模塊安裝

安裝測(cè)試模塊：將測(cè)試模塊正確安裝到推拉力測(cè)試機(jī)上，并接通電源。

系統(tǒng)初始化：?jiǎn)?dòng)系統(tǒng)，等待模塊初始化完成，確保所有指示燈和顯示屏正常工作。

3. 推刀與夾具設(shè)置

推刀選擇與安裝：根據(jù)測(cè)試需求選擇合適的推刀，并將其安裝到測(cè)試機(jī)的相應(yīng)位置，確保牢固鎖定。

夾具固定：將疊層芯片固定在測(cè)試夾具上，確保元件位置準(zhǔn)確無(wú)誤，然后將夾具安裝到測(cè)試機(jī)的測(cè)試臺(tái)上，并固定夾具。

4. 設(shè)定測(cè)試參數(shù)

輸入測(cè)試信息：在測(cè)試機(jī)軟件界面輸入測(cè)試方法名稱(chēng)。

傳感器選擇：選擇合適的傳感器，并設(shè)置測(cè)試速度、目標(biāo)力值、剪切高度和測(cè)試次數(shù)等參數(shù)。

參數(shù)保存：參數(shù)設(shè)置完成后，保存并應(yīng)用到測(cè)試中。

5. 執(zhí)行測(cè)試

位置確認(rèn)：在顯微鏡下觀察并確保疊層芯片和推刀的位置正確。

啟動(dòng)測(cè)試：?jiǎn)?dòng)測(cè)試，密切觀察測(cè)試過(guò)程中的動(dòng)作，確保測(cè)試按照設(shè)定的參數(shù)進(jìn)行。

異常處理：如有異常情況，及時(shí)終止測(cè)試。

6. 測(cè)試結(jié)果判定

粘接強(qiáng)度試驗(yàn)：

失效判定：若在F<1.0時(shí)發(fā)生脫離，或在1.0<F<2.0時(shí)發(fā)生脫離且芯片與底座間無(wú)明顯殘余，則判定為失效。

剪切強(qiáng)度試驗(yàn)：

失效判定：若在F<1X時(shí)發(fā)生脫離，或在1X≤F<1.25X時(shí)發(fā)生脫離且芯片殘留小于附著區(qū)面積的50%，或在1.25X≤F<2X時(shí)發(fā)生脫離且芯片殘留小于附著區(qū)面積的10%，則判定為失效。

7. 結(jié)果記錄與分析

觀察破壞情況：測(cè)試完成后，觀察疊層芯片的破壞情況，并進(jìn)行失效分析。

參數(shù)調(diào)整：如有必要，根據(jù)測(cè)試結(jié)果調(diào)整測(cè)試參數(shù)，并重新進(jìn)行測(cè)試。

8. 數(shù)據(jù)保存與報(bào)告編制

數(shù)據(jù)保存：測(cè)試結(jié)束后，系統(tǒng)提示保存測(cè)試結(jié)果，確認(rèn)數(shù)據(jù)已保存。

報(bào)告編制：根據(jù)測(cè)試結(jié)果編制詳細(xì)測(cè)試報(bào)告，包括測(cè)試條件、測(cè)試結(jié)果、數(shù)據(jù)分析和結(jié)論。

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